Advanced VHDL Workshop

Ziele

Vorgehensweisen
Optimierung
Testbenching

Randbedingungen

Durch die niedrige Teilnehmerzahl ist eine individuelle  Betreuung gewährleistet
VHDL Erfahrung wird vorrausgesetzt.

Agenda

Einführung
QuartusII
RTL/Technologie Map Viewer
Coding Styles
Statemachines
Testbenches
Modelsim
Optimierung
Parameter, Generics
File I/O
Pragma, Attribute und Assignments
Modellierung von Prozessor Interfaces...